低側開關的設計｜NPN電晶體的電路設計

目錄

• ・NPN低側開關電路的結構
• ・NPN電晶體（雙極電晶體）的低側開關設計流程
• ・低側開關電路中基極電阻R_B的確定方法（NPN電晶體的基極驅動）
• ・在低側開關電路中確保NPN電晶體切實飽和的設計要點
• ・低側開關中保護繼電器/電磁閥的電感性負載保護電路
• ・低側開關電路損耗和發熱量的簡易估算
• ・用於實機驗證的低側開關電路必不可收的驗證步驟
• ・低側開關電路需要大電流、高效率時的方案選擇判斷
• ・低側開關電路設計總結（設計步驟回顧與下一步行動）

低側開關是一種利用NPN電晶體控制負載與GND之間電流的電路。這種簡單的電路結構，作為透過微控制器GPIO訊號驅動繼電器、馬達等負載的基礎解決方案，被廣泛應用於工業設備和車載系統中。在低側開關中，尤其容易導致失效的因素有兩個：使電晶體切實飽和的基極電阻值，以及針對電感性負載的反電動勢應對措施（例如二極體、鉗位元電路）。本文將以這兩點為核心，整理完成設計的整個過程，包括元件選用、損耗、發熱、佈線及實際裝機驗證等各個步驟。關於NPN電晶體的基本工作，在“NPN電晶體詳解｜低側開關基礎”中有詳細介紹。關於雙極電晶體整體的基礎知識，請參閱“雙極電晶體｜工作原理及使用方法（NPN/PNP）”。

NPN低側開關電路的結構

掌握整個電路的結構後，就可以清晰瞭解電流路徑。透過先掌握結構，有助理解設計參數對各零件的影響。

低側開關電路整體與電流流向（電源→負載→NPN→GND／二極體的位置）

低側開關的基本結構是從電源正極引腳經過負載到達NPN電晶體集極，再將射極連接至負側（GND）。電流路徑為“電源（+V）→ 負載 → 集極 → 射極 → GND”。關於電晶體的結構和引腳功能，在“雙極電晶體｜工作原理及使用方法（NPN/PNP）”一文中已經結合電路符號一同進行了講解。

微控制器和PLC的輸出端經由基極電阻R_B連接至NPN電晶體的基極。當I/O引腳輸出高電平（HIGH）時，產生基極電流I_B，使基極-射極接合處於正向偏移狀態。由此產生集極電流I_C，使負載開始工作。當I/O引腳輸出低電平（LOW）時，基極電流幾乎為零，集極電流也被切斷。另外，GPIO的“高電平（HIGH）輸出電壓”並不總是與V_CC一致。在後續的基極電阻計算中，還需確認技術規格書中的V_OH(min)（指定源極電流條件）和I/O電流上限。

驅動繼電器、電磁閥等電感性負載時，必須使用續流二極體，將其與負載並聯，將陰極朝向電源側（+V），陽極朝向電晶體側（GND側）進行連接。在電晶體關斷的瞬間，線圈中積蓄的能量會形成向二極體側循環的路徑，進而防止電晶體承受過大的反向電壓。在對感測器線圈和燈具的馬達繞組進行開關時，也需要同樣的權衡考慮。

低側開關與高側開關的定位

使用電晶體進行負載的開/關切換，有低側和高側兩種配置方式。這兩種配置的結構根據應用需求，各具優勢。低側是將開關配置於負載GND側的結構，高側是將開關配置於電源側的結構。具體需要根據安全要求和測量需求來選擇。

低側開關的優勢在於，可以透過NPN電晶體實現，且能共用微控制器和GND，進而可簡化驅動電路。透過1顆基極電阻，可直接透過微控制器輸出進行驅動。但由於負載的GND側電位處於浮動狀態，在以GND為基準進行電流測量和構建保護電路時，需要特別注意。在注重成本的應用中，低側開關因其電路簡潔性和元件數量少而更具優勢。

高側開關由於負載的GND側始終與GND相連，因此有時在安全性和測量方面具備優勢。然而由於需要P通道MOSFET（P通道FET）、PNP電晶體或專用驅動器IC，其驅動電路更複雜。

關於使用了PNP電晶體的高側結構的基礎知識，可參閱“PNP電晶體詳解｜高側開關基礎”一文。透過微控制器驅動繼電器或馬達時，通常選用低側結構，這是因為電流路徑簡單，所需元件較少，且電路圖一目了然。

設計示例①：使用5V微控制器驅動200mA繼電器

假設一種典型的應用場景，即使用5V微控制器驅動小型繼電器。

項目	規格
微控制器電源	5V
GPIO輸出	5V，每個埠最大電流20mA
負載	5V驅動的小型繼電器
線圈電流	200mA
電晶體	NPN小訊號（最大電流 IC(max) 500mA級）

在該條件下，透過微控制器的1個埠直接驅動繼電器。如果基極電阻過大，繼電器將無法吸合；過小則會超過微控制器側的電流上限。要實現可靠的開關工作，就需要在這些約束條件之間取得平衡。

在設計時應確定的主要項目有3個。第一是基極電阻R_B應設置為多少Ω。第二是確認電晶體是否在飽和狀態下工作（V_CE(sat)是否在容許範圍內）。第三是如何保護電晶體免受線圈反電動勢的影響。強制β值和GPIO的電流上限將決定基極電阻值。透過比對V_BE和V_CE(sat)的技術規格書值與實測值，來確認飽和狀態。

設計示例②：使用3.3V微控制器驅動70mA電磁閥

假設使用3.3V微控制器驅動小型電磁閥，這是一種近年來逐漸增多的設計場景。

項目	規格
微控制器電源	3.3V
GPIO輸出	3.3V，每個埠最大電流12mA
負載	小型電磁閥（額定電壓12V）
穩態電流	70mA
電源系統	負載用12V，微控制器用3.3V
電晶體	NPN（最大電流IC(max) 200–500mA級）

即使負載電源和微控制器電源屬於不同的系統，但在低側開關中，射極（GND）基準也需要與微控制器I/O的基準保持一致。因此需要將負載用12V電源的GND與微控制器3.3V電源的GND在一點上可靠連接，並將佈線分開，以避免負載電流的回流混入微控制器的GND線路中（原則上採用星形連接）。

與5V系列相比，微控制器的輸出電壓較低，輸出電流的上限也較低，這便產生了雙重限制。因此能否確保飽和變得更為重要。在元件選用確定之前，需要先確認電壓裕量和電流容量。

3.3V時，可分配於V_BE和基極電阻的電壓餘裕量較小。這使基極電流的設計變得非常嚴苛。當IO引腳的GPIO電流上限被限制在4~5mA時，難以透過單個NPN電晶體進行驅動。在這種限制下，需要考慮切換為電晶體陣列或驅動器IC。

NPN電晶體（雙極電晶體）的低側開關設計流程

設計從所要求的規格（負載電流、電源電壓、GPIO規格）開始。只要按照流程逐步推進，即可完成從元件選用到確定電阻值的工作。在開始設計之前，先確定“將哪些條件（溫度、電壓、負載波動）作為最壞條件處理”，可以使後續的計算和評估更順利，進而減少量產時的返工。低側開關因其電路本身較簡單，因此前提條件的設定（將哪些值作為“最壞條件”處理）將直接影響設計的成敗。

透過“電晶體詳解：結構、分類及工作原理基礎”可以宏觀瞭解電晶體整體的定位及各類型的特點。

基於所要求的規格確定I_C、β_forced、I_B、R_B的步驟

按以下6個步驟進行設計。

1. 定義負載側條件：根據負載電壓V_S、負載電流I_LOAD、Duty（連續或PWM）以及環境溫度範圍，確定電晶體中流過的集極電流I_C的目標值（在初始計算中假設I_C ≒ I_LOAD）。
   負荷為馬達等時，不用穩態電流，而是用啟動/堵轉時的最大電流來確定I_LOAD。不僅要確認I_C(max)的連續額定值，還需確認脈衝額定值和安全工作區（SOA），以確保即使在最大電流條件下也不會發生擊穿（損壞）。
2. 確認候選電晶體的技術規格書：確認最大集極電流I_C(max)、直流電流放大係數h_FE(min)、V_BE(on)的典型值、V_CE(sat)，來判斷該元件級別是否滿足要求。
3. 根據β_forced確定基極電流I_B的目標值：並非完全依賴h_FE(min)，而是設定強制電流放大倍數β_forced = 10–20，並根據β_forced = I_C / I_B計算I_B（例如：當I_C = 200mA、β_forced = 10時，I_B = 20mA）。
4. 微控制器/PLC的I/O規格核對：確認高電平電壓V_IO和源極/汲極電流上限I_IO(max)，並確認I_B是否在單個埠的範圍內，以驗證多個埠同時使用時是否在總電流限制範圍內。
5. 計算基極電阻R_B：根據電壓差計算R_B ≒ (V_IO – V_BE) / I_B，並圓整為標準電阻值（E24系列）。
6. 確定候選元件：確認採用設計的I_C、I_B、V_CE(sat)時損耗是否在容許範圍內，以及I_C(max)和容許損耗是否有足夠的裕量。

按照這6個步驟，從負載條件出發，逐步確定所需的元件和常數。各步驟的計算示例會在後續章節中給出。產品確定後，將進入飽度確認階段。

飽和確認→損耗確認→保護→驗證的順序

R_B和元件確定後，按以下4個步驟確認設計的合理性。

飽和條件確認

計算I_C和I_B之比。確認它們的比值充分小於h_FE(min)：

\(\frac{I_{C}}{I_{B}}<h_{FE}(min)\)

與技術規格書中記載的V_CE(sat)條件進行比較，確認I_B是否不足。如果比值過大，原本應作為開關實現飽和的電晶體將無法按照預期達到飽和，反而進入V_CE無法充分下降的放大區，導致損耗增加，甚至可能損壞元件。增加I_B並減小比值，或選擇h_FE(min)較高的元件。

損耗和發熱確認

使用V_CE(sat)、I_C、Duty計算飽和時的損耗：

\(P\approx V_{CE(sat)} \times I_{C} \times Duty\)

將此值與技術規格書中的容許損耗進行比較。若在容許損耗的50%以下，則具有充分的餘裕量。若超過80%，則應探討將元件升級或更換為MOSFET。另外還需確認熱阻與環境溫度的相容性。

電感性負載保護確認

確認續流二極體的安裝方向是否正確（陰極朝向電源側，陽極朝向電晶體側），以及額定值是否滿足要求（I_F ≥ I_LOAD，V_R ≥ V_S）。在有釋放時間和雜訊要求的情況下，可考慮串聯添加齊納二極體或添加RC緩衝電路。另外還要確認二極體的損耗在額定範圍內。

必要最小程度的實際裝機驗證

使用萬用表（DMM）測量三個參數：V_BE（0.6~0.9V的範圍表示偏移適當）、I_C（與設計值的一致性，用於確認飽和狀態）、V_CE（實測導通時的V_CE(sat)，確認其與技術規格書中的V_CE(sat)條件和值是否相當。通常以數百mV為參考基準，但具體會因元件、電流、I_B條件而異）。如果有示波器，可以觀測關斷時的波形，並透過目視確認二極體的鉗位動作。

透過依次確認這4個專案，可以逐步確認設計的合理性。下一節將介紹基極電阻的計算示例。

低側開關電路中基極電阻R_B的確定方法（NPN電晶體的基極驅動）

基極電阻的值需同時滿足使電晶體飽和所需的基極電流和GPIO的電流上限要求。強制β值的設定決定著設計的成敗。

β_forced = 10~20與GPIO電流上限的核對

技術規格書中記載的h_FE(min)是特定測試條件下的最小值。該值會因溫度及個體差異而波動，因此完全依賴該值的設計缺乏安全餘裕度。

在開關應用中，會特意設置較小的電流放大係數：

\(β_{forced}=\frac{I_{C}}{I_{B}}\)

例如，當I_C = 200mA時，改變β_forced將得到如下結果：

βforced	IB
10	20mA
15	13.3mA
20	10mA

β_forced越小，I_B越增加，就越容易飽和。但是如果I_B增加過多，可能會超出微控制器和PLC的I/O電流上限，所以需要在可靠性和I/O容量之間取得平衡。

當I_B的目標值確定後，需要對照微控制器和PLC的規格，確認I_B是否超過每個I/O引腳的容許電流。同時還需要驗證多個引腳同時使用時的總電流限制。例如當設計埠上限為20 mA、I_B = 20mA時，將幾乎達到極限使用狀態。當其他埠也同時工作時，也需確認總電流的限制。應在β_forced=10~20的範圍內，考慮到與I/O負擔之間的平衡，調整為實際可行的值。

使用3.3V/5V輸出時的R_B計算示例

當I_B確定後，R_B的計算本身即可透過下列公式求得：

\(R_{B}\approx\frac{\left(V_{IO}-V_{BE}\right)}{I_{B}}\)

其中V_IO為GPIO的輸出電壓。但是，實際的I/O輸出電壓會隨輸出電流（源電流）的增加而降低。因此為確保安全，建議V_IO採用技術規格書中V_OH(min)（規定的I_OH條件下）的值，而非V_CC的典型值。另外V_BE不僅要考慮0.7V的典型值，還需結合V_BE(sat)和溫度波動，透過原型實測來進行調整。

將計算結果圓整為標準電阻值。實際可用的電阻值，僅限E12系列（10%精度）和E24系列（5%精度）等標準系列。E24系列的阻值劃分更細緻，例如1.0kΩ、1.1kΩ、1.2kΩ等，因此更容易選到與計算所得的R_B值接近的阻值。

例1：用5V微控制器驅動200mA繼電器

使用設計示例①的條件。

項目	值
VIO	5.0V
IC	200mA
βforced	10
IB	20mA
VBE(on)	0.7V

計算R_B：

\(R_{B}\approx\frac{\left(5.0-0.7\right)}{0.02}=215 \Omega\)

E24系列中最接近的值為220Ω。使用該值重新計算I_B：

\(I_{B}=\frac{\left(5.0-0.7\right)}{220}\approx19.5 mA\)

與目標值20mA基本一致。如果I/O引腳的上限在20mA左右，則成立。還應確認包含其他埠在內的總電流餘裕量。同時應確認沒有使用大電流的埠，確保不超過控制器總電流的上限。

例2：用3.3V微控制器驅動70mA電磁閥

採用設計示例②的條件。

項目	值
VIO	3.3V
IC	70mA
βforced	10
IB	7mA
VBE(on)	0.7V

計算R_B：

\(R_{B}\approx\frac{\left(3.3-0.7\right)}{0.007}=371 \Omega\)

在E24系列中，360Ω或390Ω為候選值。分別重新計算I_B：

360Ω時：I_B = (3.3 – 0.7) / 360 ≒ 7.2 mA

390Ω時：I_B = (3.3 – 0.7) / 390 ≒ 6.7 mA

如果I/O引腳的電流上限在8–10mA左右，則兩個數值都有足夠的裕量。如果上限被限制在4–5mA，則單靠NPN驅動較難。在這種限制下，可探討電晶體陣列或其他驅動電路結構。

還需確認基極電阻R_B的額定功率。R_B消耗的功率可根據P_RB ≈ (V_IO – V_BE) ² / R_B（= I_B² × R_B）進行估算。例如，在例1（V_IO = 5.0 V、V_BE = 0.7 V、R_B = 220 Ω）中，V_IO – V_BE = 4.3 V、(4.3 V) ² = 18.49、18.49 / 220 ≈ 0.084 W（約84 mW）。選擇1/8W（0.125W）以上的產品，可獲得較好的溫度裕量。

相比於僅用典型值一次性算出R_B ，透過“在最壞條件下仍能成立”這一原則，從上限、下限進行驗證來確定R_B，其設計依據將更加明確。關鍵在於要同時確認(1) 基極電流不會不足（＝最小I_B）和(2)不超出I/O限制（＝最大 I_B）。加入這種“上下限檢查”，即使在存在電阻公差、溫度、I/O個體差異的量產條件下，也能更好地說明“為何設定為該值”。

基極串聯電阻和GND回路佈線的注意事項

R_B的值確定後，還需考量電路上的佈局和佈線。即使計算正確，若佈局和佈線不合理，也無法按設計預期工作。

基極串聯電阻必須插入I/O引腳與基極引腳之間。如果未插入電阻，基極電流將不受限，可能導致I/O引腳和電晶體損壞。需要注意的是，如果誤將電阻接入射極側，會導致射極電位上升，V_BE下降，進而造成電晶體無法充分導通。在電路通電前，務必確認電阻的位置。

射極與GND之間的佈線要盡可能短。基極周圍的佈線應返回至雜訊少且乾淨的GND。在射極與GND之間有電阻或電感時，會導致射極電位浮動，進而使V_BE低於設計值。尤其是處理大電流時，需注意佈線阻抗對V_CE的影響。當電流超過500mA時，應測量實際的佈線電阻。

在復位和啟動時，如果GPIO處於高阻抗狀態，基極將會懸空，可能使電晶體處於不穩定狀態。為避免這種情況，應根據需要在基極與GND之間添加下拉電阻。電阻值的選擇應以數十kΩ左右為起點，選擇比R_B足夠大的值。透過這個電阻，使微控制器即使在尚未完成初始化的期間，也能確保電晶體切實保持關斷狀態。將下拉電阻中流過的電流控制在設計I_B的1%以下，以該參考標準進行確認。

在低側開關電路中確保NPN電晶體切實飽和的設計要點

要使電晶體飽和，需透過技術規格書確認V_BE和V_CE(sat)的實測值，並為基極電流留出裕量。進入放大區會導致損耗增加，甚至可能損壞元件。

V_BE和V_CE(sat)的參考值以及技術規格書解讀方法

在基極電阻的計算中，設V_BE(on) = 0.7V 。實際值會因元件和電流而略有波動，但多數NPN導通時，該值都會在0.6–0.8V的範圍內。設計中若預估0.7V左右，則更容易確保決定β_forced時的裕量。初期原型驗證時，需測量實際的V_BE。

V_CE(sat)是飽和時的集極-射極間電壓。在小訊號電晶體中，在數十〜數百mA的條件下，典型值約為0.1–0.3V。該值越小，作為開關使用時的損耗就越低。關於集極電流對應的V_CE(sat)變化，可參閱技術技術規格書中的圖表。

在查看技術規格書時，需確認V_CE(sat)是在什麼樣的I_C和I_B（或I_C/I_B）條件下測量的。例如，若記載為“V_CE(sat) = 0.2V (I_C = 100mA, I_B = 10mA)”，則對應I_C/I_B = 10條件下的值。

參數	典型值	確認要點
VBE(on)	0.6–0.8V	用於計算RB
VCE(sat)	0.1–0.3V	確認測試條件（IC、IB）
IC/IB	10–20	與設計的βforced進行比較

這三個參數決定飽和裕量。在確定設計之前確認它們的值。

下面結合具體例子來說明。當技術規格書中記載“V_CE(sat) = 0.2V (I_C = 150mA, I_B = 15mA)”，設計條件為I_C = 200mA、I_B = 20mA時，設計的I_C/I_B = 10，與技術規格書中的I_C/I_B = 10相同。此時，V_CE(sat)預計將等於或略大於技術規格書中的標稱值。

如果設計中的I_C = 200mA、I_B = 10mA，則設計的I_C/I_B = 20，高於技術規格書中的條件要求。這種情況下，V_CE(sat)可能會高於0.2V，導致飽和不充分。這需要重新審視設計，增加I_B，或將β_forced重新設置為更小的值。在測試時，透過實際測量V_CE來確認飽和狀態。

確保不進入放大區的基極電流裕量設定方法

當基極電流不足時，電晶體將工作在放大區，V_CE將會增大。在飽和區，V_CE(sat)約為0.2V，而在放大區可能會上升到1V以上。在這種狀態下，損耗會增加到5倍以上，可能會因發熱導致元件損壞。當溫升較大時（例如數十℃以上，或接近100℃時），不僅要對放大區工作狀態進行重新評估，還需對損耗和散熱條件進行重新評估。首先，實際測量V_CE(sat)和I_C，並與技術規格書條件進行核對以確定原因，然後根據需要調整I_B、提高元件規格等級或改善散熱情況。

要使其工作在飽和區，就需要確保足夠的I_B。作為開關使用時，原則上根據負載確定I_C，並將I_B設定得足夠大於該值。不直接使用技術規格書中的h_FE(min)值，而是有意設置較小的β_forced值。

下面整理一下h_FE(min)與β_forced之間的關係。

hFE(min)	βforced	裕量
100左右	10–20	hFE的1/5〜1/10
50左右	8–10	hFE的1/5〜1/6

透過這樣的設置，即使在溫度或個體差異導致h_FE變化時，也能更容易維持飽和區。h_FE有隨溫度升高而上升的趨勢，但在低溫時h_FE會下降。室溫下h_FE=100的電晶體，在低溫環境或高集極電流條件下，其h_FE可能降至50左右。這對於車載用途和工業設備等溫度波動較大的嚴苛環境來說尤為重要。β_forced = 10~20左右的設定，是考慮到這種波動所預留的裕量。

但若將β_forced設置得過小，則I_B增加，並產生副作用：可能影響微控制器的I/O限制，或使基極驅動的損耗增加。β_forced = 10~20左右是兼顧飽和可靠性與I/O負擔之間平衡的範圍。為了抑制I_B，有時會想調高β_forced，但β_forced提升得越高，飽和裕量會就會越少。設計時應先以β_forced = 10~20為參考標準，如果因I/O電流約束不得不增大β_forced，則需從技術規格書條件和實測兩方面，確認在最壞溫度和最差個體情況下，V_CE(sat) 和發熱量是否在容許範圍內，以此判斷可行性。將設計的I_C/I_B與技術規格書的條件進行比較，確認設計值較小。只要滿足該條件，即可有效降低落入放大區的風險。可在初期原型階段，透過極限溫度條件進行測試，來驗證裕量的合理性。

低側開關中保護繼電器/電磁閥的電感性負載保護電路

電感性負載在電晶體關斷時會產生反電動勢。透過續流二極體創建電流路徑，進而保護元件。然而，僅使用續流二極體的話，線圈電流會緩慢衰減，導致磁力不易消除，進而可能使繼電器/電磁閥的斷開動作（釋放）變慢。需要快速釋放時，可採用齊納二極體或RC緩衝電路來對應。

續流二極體的方向與電流、電壓額定值

在繼電器和電磁閥等電感性負載中，當電晶體斷開時，為保持線圈電流會產生高電壓。在某些條件下，可能會達到數十V~100V以上，因此需要使用鉗位元電路（如續流二極體等）進行保護，以免超出電晶體的V_CEO（耐壓值）。為防止因超過電晶體的耐壓而導致元件損壞，需採用續流二極體進行保護。

續流二極體應與線圈並聯連接。透過圖示確認連接方法。

二極體的方向為陰極朝向電源側（+V），陽極朝向電晶體側（GND側）。在這個方向下，電晶體導通時二極體處於反向偏移狀態，因此不會有電流流過。在關斷瞬間，線圈電流形成一條經由二極體循環的路徑，進而防止電晶體承受過大的電壓。如果方向錯誤，可能導致電源短路或無法發揮保護功能。焊接前請確認極性標記。

在二極體的選用中，需確認兩個額定值。

額定專案	選擇標準	例
正向電流IF	線圈電流≥ILOAD	ILOAD = 200mA → IF ≥ 200mA
反向電壓VR	超過負載電壓VS的3~5倍（參考值）	VS = 12 V → VR ≥ 50V

正向電流額定值需要大於I_LOAD，因為線圈電流會瞬間流過二極體。反向電壓額定值（V_RRM）需要至少超過負載供電電壓的最大值V_S(max) 。另外應考慮到電源線路的突波/尖峰以及佈線條件，在選擇時留有足夠餘裕量（3～5倍僅為參考標準示例）。例如對於12V驅動的繼電器而言，應選擇V_R = 50V以上的二極體。額定值不足的二極體會在電感性反衝（Kickback）時發生故障。

一般情況下，使用通用的矽整流二極體即可。蕭特基二極體的正向電壓低且幾乎無反向恢復，而很多產品的反向電壓規格值較低，在負載電壓較高的情況下，選用時需要注意。此外續流二極體的正向電壓降低會導致鉗位元電壓也下降，進而使線圈電流衰減變慢，進而使釋放動作趨於延遲。如果希望縮短釋放時間，不是替換為蕭特基二極體，而應考慮採用齊納串聯或RC緩衝電路等設計鉗位元電壓和波形的方法。

對設計示例①中的5V繼電器（200mA），應選擇I_F（平均值/脈衝）均切實超過線圈電流、且V_R留有餘裕量的二極體。從安裝可靠性和易於獲得溫度餘裕的角度來看，首先將1A級整流二極體作為第一候選較為適當（在高頻開關應用中則應考慮使用高速整流二極體）。

對於設計示例②中的12V電磁閥（70mA）而言，選擇1A級產品不僅易於採購，而且更容易確保額定餘裕量。無論選擇什麼樣的產品，都需要確認在工作過程中的接面溫度保持在額定值以內（例如125℃以下）。

當需要高速釋放時，採用齊納串聯或RC緩衝電路

續流二極體雖然能有效抑制反電動勢，但會導致線圈電流的衰減速度變慢。如果是繼電器，釋放時間會延長；如果是電磁閥，則恢復時間會變長。在開/關高速反復切換的應用中，這種衰減時間可能會成為制約因素。如果希望加快釋放時間，可考慮採用齊納二極體串聯或RC緩衝電路。關於RC緩衝電路的作用及參數確定方法，在“RC緩衝電路”一文中有詳細介紹。

齊納二極體串聯的應用

將續流二極體與齊納二極體串聯連接。透過將齊納電壓V_Z設定為高於負載電壓V_S的值，對線圈電壓進行鉗位元。這種結構可在加快釋放時間與電晶體電壓應力增加之間取得平衡。

鉗位元電壓V_clamp可透過V_S、V_Z以及續流二極體的正向壓降V_F求得：

\(V_{clamp}=V_{S}+V_{Z}+V_{F}\)

鉗位元電壓越高，線圈電流的衰減速度就越快。施加在電晶體上的電壓也會上升至V_clamp，因此需要將其控制在電晶體的耐壓V_CEO以下。V_clamp 要充分低於電晶體的V_CEO。作為起點，將V_clamp 設定在V_CEO的70%~80%左右以下較為容易保留裕量，但最終仍需透過實際設備的V_CE波形（最大值）和溫升來確認其是否在額定範圍內。齊納二極體應評估“單次關斷的能量”和“反復時的平均功率”。若將剛剛關斷後的線圈電流設為I₀（≈ I_LOAD）、電流降至0的衰減時間設為t_decay，則在電流呈單調衰減的前提下，平均電流約為I₀/2，因此齊納二極體吸收的能量可近似為 E_Z ≈ V_Z × (I₀/2) × t_decay。對於PWM等反復開關時的平均損耗，可透過P_Z(avg) ≈ E_Z × f（f為關斷次數/秒）進行估算，並進一步確認其滿足技術規格書中的脈衝功率額定值（相當於t_decay的脈衝寬度）。由於其鉗位元電壓高於二極體單體，因此電流衰減速度更快，釋放時間往往縮短。但是由於縮短量會因線圈的L/R、電源電壓、機械結構及驅動波形等因素而顯著變化，因此需要透過實際設備進行測量來確定。

RC緩衝電路的應用

將電阻R和電容C串聯後，與線圈並聯連接。這種結構可降低電壓尖峰幅度和振盪。

RC緩衝電路具有減緩電壓上升速度、抑制電壓尖峰的作用。與續流二極體並用，可降低僅靠二極體無法完全抑制的高頻雜訊。兩者相結合的方式，EMI性能比只使用其一時更優異。

常數的起始點參考值會因負載電感和工作頻率的不同而有所變化，其最優值並非固定值。C決定電壓的上升速度，R限制尖峰電流。當電阻R過小時，尖峰電流會增大；若電阻R過大，則會削弱緩衝電路的效果。從中間值開始，根據示波器測量結果進行調整。電阻的損耗P_R ≒ 1/2 × C × V_S² × f（f為開關頻率）需控制在電阻額定值以下。

保護方式的選擇需要考慮到釋放時間要求、開關頻率以及電晶體耐壓（V_CEO）等因素。下表中匯總了具有代表性的方式。

方式	參考用途	優點	限制和注意事項
只有續流二極體	標準的繼電器/電磁閥開關（釋放時間要求不嚴格）	結構簡單、元件數量少，且對安裝和採購波動的耐受性強	鉗位元電壓低，線圈電流的衰減速度容易變慢（即釋放動作延遲）。
續流+齊納串聯	需要高速釋放（例如：< 5ms），且電晶體耐壓有裕量	鉗位元電壓可設置得較高，易於提高電流衰減速度。鉗位元電壓的設計值易於確定	電晶體的電壓應力增加。由於齊納損耗增加，所以需要對額定值和溫度進行設計
RC緩衝電路（必要時與二極體並用）	高頻開關（例如：> 1kHz）或注重降低EMI的應用	可緩和dv/dt，進而減少振鈴及高頻尖峰	需要進行常數調整。由於電阻損耗會增加，因此需要確認額定值及溫升情況

在實際設備中，使用示波器確認關斷時的V_CE波形和釋放時間，並確認滿足規格要求。

保護元件不僅“在電路圖中的位置”會影響性能，其“安裝位置”也與性能直接相關。續流二極體和RC緩衝電路應儘量靠近線圈引腳（負載）安裝，縮小回路面積，有助抑制尖峰和輻射雜訊。

低側開關電路損耗和發熱量的簡易估算

飽和時的損耗透過V_CE(sat)與集極電流之積求得。需確認該值未超過元件的容許損耗。如果超出容許範圍，應考慮提高元件規格等級或更換為MOSFET。

透過P＝V_CE(sat)×I_C×Duty計算出的損耗參考值

電晶體作為飽和開關導通時，在集極-射極之間會殘留電壓V_CE(sat)。該電壓與集極電流的乘積，即為電晶體所消耗的功率。Duty表示導通時間的比例：

\(P\approx V_{CE(sat)} \times I_{C} \times Duty\)

連續導通時，Duty=1；PWM驅動且導通時間為50%時，Duty=0.5。根據應用產品的開關模式計算實際Duty。

在設計示例中計算損耗：

設計示例①：5V繼電器驅動（I_C = 200mA，連續導通）

假設V_CE(sat) = 0.2V。由於Duty = 1，所以：

\(P\approx0.2 \times 0.2 \times 1=40mW\)

設計示例②：12V電磁閥驅動（I_C = 70mA、連續導通）

假設V_CE(sat) = 0.2V。由於Duty = 1，所以：

\(P\approx0.2 \times 0.07 \times 1=14mW\)

小訊號電晶體的容許損耗通常為300~500mW左右。設計示例①的損耗為40mW，設計示例②的損耗為14mW，因此均對容許損耗有充分裕量。確認熱阻（結到環境），以確保溫升是控制在容許範圍內的。

下面來看相對於容許損耗的比率。

設計示例	損耗P	容許損耗	比率	判定
①繼電器	40mW	300mW	13%	有裕量
②電磁閥	14mW	300mW	5%	有裕量

損耗均在容許損耗的20%以下。在標準工作環境（環境溫度25~70℃）下，不會出現發熱問題。損耗相對於容許損耗越低，越容易獲得溫度裕度，但結溫由環境溫度、電路板散熱和封裝熱阻共同決定。作為參考，即使損耗在容許損耗的數十%以下，在高溫環境或密閉殼體中溫度仍會上升。最終需透過最差條件下的溫度估算（熱阻）或實際測量來判斷。在50%~80%的範圍內，若在高溫環境（>70℃）或密閉殼體中使用時需特別注意。超過80%時，需要考慮提高元件規格等級或重新評估配置。在最差條件測試時，需測量實際結溫以確認裕量。

超過容許損耗時的應對措施（元件升級/重新評估配置）

當計算出的損耗接近容許損耗時，可考慮採取以下對策：

元件升級

更換為容許損耗更大的產品。從小訊號電晶體更換為中等功率電晶體後，容許功耗可從300mW提升至數W級。但需要注意封裝尺寸會增大，導致安裝面積增加；此外若損耗水準超過1W，則可能需要加裝散熱器。

同時還應確認集極電流額定值。例如若以I_C = 500mA進行設計，選用I_C(max) = 500mA的元件就缺乏餘裕量。若選擇I_C(max) ≥ 1A的元件，則使用率為額定值的50%，這就留出了設計裕量。請在技術規格書中確認連續電流額定值和脈衝電流額定值。

包括Duty在內的實際使用條件下的重新評估

若以連續導通（Duty = 1）為前提進行計算，會將損耗值估算得偏大。在實際應用中，由於PWM驅動和反復開/關，平均導通時間可能較短。應使用示波器測量實際Duty，以此判斷真實的損耗。

例如，Duty = 0.3（導通時間30%）時：

條件	Duty = 1	Duty = 0.3	削減率
設計示例①	40mW	12mW	削減70%

Duty越小，損耗越低，元件選用的空間也就越大。請確認實際使用條件下的Duty，並基於此重新計算損耗。確立熱設計餘裕量時，需要考慮最壞情況下的Duty，而非典型工作狀態下的Duty。

替換為MOSFET

當損耗遠超容許值，或I_C ≥ 1A時，可考慮將NPN電晶體替換為MOSFET。MOSFET的損耗由導通電阻R_DS(on)決定：

\(P\approx R_{DS(on)} \times I_{C}^{2} \times Duty\)

與設計示例①相同的200mA電流條件下，當R_DS(on) = 0.2Ω時：

\(P\approx0.2 \times 0.2^{2} \times 1=8mW\)

與NPN電晶體的40mW相比，損耗可降低至1/5。電流越大，MOSFET的優勢越顯著。I_C = 1A、R_DS(on) = 0.1Ω 時：

\(P\approx0.1 \times 1^{2} \times 1=100mW\)

NPN電晶體在V_CE(sat) = 0.2V、I_C = 1A時，P = 200mW，因此使用MOSFET可將損耗降低一半。在這種電流水準下，當效率成為主要設計驅動因素，或者電晶體的散熱極限限制了設計時，應選擇MOSFET。

用於實機驗證的低側開關電路必不可收的驗證步驟

設計值的合理性，可以透過測量V_BE、I_C、V_CE(sat)三個參數來判斷。如果有示波器，也要確認關斷時的二極體鉗位波形。

透過DMM確認的3個關鍵點（V_BE/I_C/V_CE(sat)）

完成理論設計後，需要透過實際設備來確認工作情況。透過數位萬用表（DMM）測量三個參數，即可判斷設計的合理性。在測量前，將萬用表設定為合適的量程。V_BE和V_CE使用2V量程更便於操作，但I_C若預期電流接近量程上限，則存在保險絲熔斷的風險。首先使用高量程（例如：10A引腳）或電流檢測電阻方式進行初步評估，在確認確實在量程範圍內之後，再切換至高精度量程。

V_BE（基極-射極間電壓）

在電晶體導通時，測量基極-射極之間的電壓。很多小訊號NPN電晶體，導通時的V_BE大致在0.6~0.9V範圍內。但是V_BE依賴於電流和溫度，在基極電流較大的情況下，其值也可能看起來偏高。不能僅憑該值判斷好壞，還需結合後述的I_C和V_CE(sat)進行綜合確認。

當測量值在0.5V以下時，應懷疑存在基極電流不足、GPIO輸出電壓不足、以及線路或探頭連接錯誤等問題。確認R_B的值和連接位置，必要時減小R_B以提高I_B。當測量值遠超1.0V時，可能存在基極電流過大、測量位置錯誤或元件異常（包括損壞）的可能性。此時不應立即判斷為故障，而是需要確認探頭的連接情況，然後重新測量，並結合V_CE(sat)的表現進行綜合判斷。

I_C（集極電流）

測量流過負載的電流。將繼電器和電磁閥的規格值與實測值進行對比。可將電流錶與負載串聯插入，或者測量已知電流檢測電阻上的電壓降。

如果測量值比規格值小10%以上，則表示電晶體可能未充分導通，或負載側可能存在問題。若測量值超出規格值，可能是負載的電阻值或電感值與規格不符，或電源電壓過高所導致。在調整電路之前，請先確認負載特性和供電電壓。

V_CE(sat)（集極-射極間飽和電壓）

在電晶體的導通時，測量集極與射極之間的電壓。若作為飽和開關工作，V_CE應控制在0.3V以下。該值高則表示飽和裕量不足。

當測量值在0.5V以上時，可能是基極電流不足，工作在放大區。此時需減小R_B以提高I_B，或者重新設定更小的β_forced值。當測定值在1V以上時，需重新審視電晶體選用本身。確認元件的h_FE(min)規格，並驗證所選的β_forced是否能提供足夠的裕量。

測量項目	正常範圍	異常時的應對措施
VBE	0.6~0.9V	0.5V以下→減小RB
IC	規格值±10%	小於規格→確認飽和狀態
VCE(sat)	0.3V以下	0.5V以上→提高IB

只要測量這三個項目，即可判斷電晶體是否按設計實現了飽和，以及負載是否正常工作。如出現異常，可根據測量值鎖定原因並採取對策。應記錄所有測量資料，包括設備型號、校準日期和測試條件，以確保可追溯性。

用示波器觀察關斷時的鉗位波形

如果有示波器，可觀察電晶體關斷時的V_CE波形。根據該波形，可確認續流二極體是否正常工作，以及反電動勢是否被正確鉗制。

測量點位於電晶體的集極。探頭的地線連接至射極或GND。使電晶體反復導通和關斷，觀測切換至關斷瞬間的波形。使用單次觸發功能，準確捕捉瞬態現象。可將該資料保存至日誌檔，以供日後參考和作為支持文檔使用。

僅使用續流二極體時

關斷時，V_CE上升至電源電壓V_S附近，並在沒有較大尖峰的情況下趨於穩定。如果波形未大幅超過電源電壓，且振動和振鈴較少，說明二極體工作正常。波形的調整時間（指振鈴衰減後，V_CE穩定至幾乎恒定值所需的時間）會因佈線、寄生電容、負載電感等因素而變化，通常為數十µs~數百µs左右。需要注意的是，這裡探討的是電壓波形，線圈電流和機械釋放時間通常以ms（毫秒）級另行評估。

若V_CE出現相對於電源電壓極端高的尖峰（電源電壓的2倍以上）時，可懷疑續流二極體的方向錯誤或安裝遺漏。需要重新確認佈線。在電路不通電的狀態下，使用萬用表測量二極體，確認二極體的極性和功能。

使用齊納二極體串聯時

關斷時，V_CE會穩定在設計的鉗位元電壓V_clamp 附近。在串聯齊納二極體的配置中，關斷時的V_CE將被鉗位元在電源電壓+齊納電壓+二極體正向電壓（V_S + V_Z + V_F）附近。如果大幅超出該範圍，則需對重新評估齊納二極體的額定功率和電壓選擇。需測量齊納電流，計算損耗，並確認額定值的合理性。

並用RC緩衝電路時

關斷時V_CE上升趨於平緩，高頻尖峰得到抑制。如果波形呈現平緩的曲線，表明緩衝電路生效。RC緩衝電路的效果判定，主要指標並非“振鈴頻率”本身，而是“尖峰振幅是否充分降低”和“振鈴是否在數個週期內衰減”。由於頻率受寄生分量（佈線L、寄生C）的影響很大，因此應以振幅和衰減時間為中心進行評估。

若上升沿依然陡峭，或有殘留尖峰，可能是因為C值偏小，或R值過大。可透過提高C值或減小R值進行調整。一邊監測波形一邊反復調整，直到獲得可接受的回應為止。計算最終的電阻損耗，確認額定值的合理性。

波形觀測對於確認二極體的工作情況和驗證雜訊對策的效果十分有效。透過與DMM的靜態測量相結合，可以動態驗證設計的合理性。另外，將測量結果記錄下來，在量產時的故障排查中也會大有幫助。

低側開關電路需要大電流、高效率時的方案選擇判斷

當驅動電流超過1A或需要多通道驅動時，應考慮改用MOSFET或電晶體陣列。

替換為電晶體陣列（例如：多通道低側驅動器）時，需要注意不能以“單個NPN的固有思維進行替換”，否則容易在損耗和佈線方面出現問題。常見的電晶體陣列有達林頓結構，該結構中V_CE(sat)比單個NPN電晶體的更容易變大。當V_CE(sat)增加時，即使在相同的I_C條件下，損耗P ≒ V_CE(sat)×I_C×Duty也會增大，直接導致發熱量增加，因此特別是在連續驅動或多通道同時導通的情況下，需要對包括“封裝整體的容許損耗”和“電路板散熱條件”在內的情況進行全面確認。另外內建鉗位元二極體的產品，其COM引腳的連接目標（設計為回接至何處）可能因產品而異。如果旨在保護電感性負載，請務必透過技術規格書確認內置二極體的回接端與負載電源的關係是否與設計意圖一致，以避免因錯誤佈線導致保護失效。

微控制器電流不足和多通道驅動時使用電晶體陣列

使用單個NPN電晶體進行設計較難實現設計目標時，可考慮採用電晶體陣列或數位電晶體。

微控制器電流不足時

按照β_forced = 10～20進行設計時，I_B會變大。I_B接近或超出微控制器I/O電流上限時，僅憑單個NPN電晶體難以解決問題。在確定元件之前，應先計算總GPIO電流預算。

例如，3.3V微控制器，當I_C = 200mA、β_forced = 10時，需要I_B = 20mA。如果I/O上限為1mA，則該設計無法成立。即使將β_forced增加到20，I_B仍為10mA，沒有裕量。溫度波動和元件偏差可能將其推入危險區域。

電晶體陣列和數位電晶體內部具有基極電阻或達林頓連接，能夠以較小的輸入電流處理較大的集極電流。輸入電流數mA以下即可驅動I_C = 200~500mA的產品，可大幅減輕微控制器的負擔。對於200～500mA的輸出能力，典型的輸入電流需求約為1～5mA。

多通道驅動時

當同時驅動多個負載時，若單獨配置單個NPN電晶體，會導致元件數量及佈線增加。電晶體陣列在一個封裝中集成了多個通道，可減少安裝面積並降低佈線的複雜性。

項目	單個NPN × 8	電晶體陣列（8通道）
元件數量	8個電晶體 + 8個電阻	陣列IC 1個
安裝面積	大（16個元件的位置）	小（1個IC的位置）
通道間偏差	個別元件的偏差（hFE ±50%）	在陣列內統一（hFE ±10 %）

電晶體陣列具有通道間的特性差異小、易於均勻驅動多個負載的優點。不過一旦其中一個通道發生故障，就需要更換整體，因此在可維護性方面，單體NPN可能更具優勢。選擇方案時，需權衡考慮更換成本和前期成本的削減。

選擇電晶體陣列的評估標準為：I/O電流不足或通道數達4個以上。當重視設計簡化和實際安裝效率時，可考慮採用電晶體陣列。還需要確認陣列的熱特性支援最大Duty下的多通道同時工作。

超過1A、高效率、高速開關時考慮MOSFET+驅動器IC

在集極電流超過1A，或效率和發熱成為制約因素時，更改為N通道MOSFET是有效的解決方案。MOSFET在大電流應用中性能表現優異，其低導通電阻可提升效率。閘極電壓閾值和特性在N型和P型元件中有所不同，N型MOSFET通常需要相對源極施加正閘極電壓，由汲極引腳承載開關電流。

損耗比較

下面使用實際元件參數比較NPN電晶體與MOSFET的損耗。

NPN電晶體的損耗用V_CE(sat)和I_C計算：

\(P_{NPN}\approx V_{CE(sat)} \times I_{C} \times Duty\)

MOSFET的損耗用導通電阻R_DS(on)和I_C的平方計算：

\(P_{MOS}\approx R_{DS(on)} \times I_{C}^{2} \times Duty\)

以I_C = 1A為例進行比較：

元件	參數	損耗（Duty = 1）
NPN	VCE(sat) = 0.2V	0.2 × 1 = 0.2W
MOSFET	RDS(on) = 0.1Ω	0.1 × 12 = 0.1W

損耗的分界點，在估算中大致上由V_CE(sat)和R_DS(on)決定。在相同電流I下比較時，雙極電晶體（BJT）的P_NPN ≒ V_CE(sat)×I、MOSFET的P_MOS ≒ R_DS(on)×I²。因此，R_DS(on)×I ≶ V_CE(sat) 成為判斷優劣的基準（I ≶ V_CE(sat)/R_DS(on)）。例如V_CE(sat)=0.2V、R_DS(on)=0.1Ω時，分界點約為2A。然而實際上，BJT的V_CE(sat)會因為電流增大或基極驅動條件而容易惡化，MOSFET的R_DS(on)也會隨溫度上升而增加。當設計電流較大時，應選擇相對於目標電流R_DS(on)足夠小（例如數十mΩ以下）的邏輯電平MOSFET，並從包含溫升在內的損耗角度進行比較。

高速開關時

PWM驅動或高頻開關（數十kHz以上）應用中，MOSFET能夠將開關損耗抑制得更低。NPN電晶體在基極電荷的積蓄和釋放上需要時間，導致導通和關斷的過渡時間較長（典型值為1~10µs）。由於MOSFET透過閘極電荷的充放電進行控制，因此適用於高速開關（典型過渡時間為10~100ns）。開關損耗P_SW ≒ 0.5 × V_DS × I_D × (t_rise + t_fall) × f 在10kHz以上的開關頻率下占主導地位。

閘極驅動電路的必要性

MOSFET由閘極電壓（閘-源電壓V_GS）進行控制。微控制器的輸出為3.3V/5V時，只要選擇在該電壓條件下保證了R_DS(on)的邏輯電平MOSFET，在低頻應用（如繼電器等）中，大多直接連接GPIO即可正常工作。另一方面，當PWM頻率較高、閘極電荷Q_G較大、希望透過縮短上升/下降時間來降低開關損耗時，採用閘極驅動器IC以較大電流對閘極進行充放電的配置是行之有效的方案（閘極驅動電壓由驅動器IC的電源決定）。當然，常見的錯誤是在未確認閘極閾值電壓的情況下，就試圖用微控制器直接驅動標準MOSFET，這會導致不完全開關和過度發熱。

邏輯電平MOSFET是指在V_GS = 4.5V左右即可充分導通的產品。5V微控制器可以直接驅動。3.3V的微控制器則可能無法完全導通。閘極驅動器IC將低電壓輸入升壓，以確保可靠地驅動MOSFET的閘極（典型閘極驅動電壓為10~12V）。V_GS(th)為“微小電流開始流動的電壓”，不能作為開關應用中“充分導通”條件的指標。R_DS(on)是附帶V_GS條件規定的，因此需確認所需閘極電壓（例如3.3V/4.5V/10V）下的R_DS(on)保證值，並驗證通入預期的電流I_D時，損耗 P ≈ R_DS(on) × I_D² × Duty和溫升是否在容許範圍內。

從NPN改用MOSFET的判斷基準

當符合以下任一角度的條件時，將NPN電晶體替換為MOSFET都是行之有效的。

角度	參考標準	補充說明
電流	IC達到1A以上	雖然有時使用BJT也能成立，但從發熱和效率的角度來看，MOSFET更容易展現優勢
損耗和熱設計	BJT的損耗接近/超過容許損耗的80%	需要確保包括環境溫度、散熱條件（電路板、外殼）在內，在最差條件下的溫度裕量
開關頻率	10kHz以上（PWM等）	BJT易受存儲電荷影響而導致開關損耗增加，因此MOSFET通常更具優勢
效率要求	電池驅動、熱量限制嚴格、必須低損耗	除了選擇邏輯電平MOSFET外，必要時還需要探討使用閘極驅動器IC

當在PWM等控制方式下開關頻率升高時，使BJT進入“深度飽和”本身會帶來弊端。BJT在飽和狀態下，基極區域容易積蓄電荷，關斷時需要時間來抽取這些電荷，進而可能導致下降延遲或開關損耗增加（即所謂的“電荷存儲效應”）。

當存在這類問題時，對策主要分為兩個方向。一個就是改用MOSFET，這是直接獲取低損耗和高速開關的方法。另一個是還是使用BJT，但調整設計使其“難以進入深度飽和”，例如優化基極電流的供應方式（β_forced）以及優化關斷時的基極放電路徑（可靠拉低基極的電路結構）。需根據PWM的頻率、Duty和所需效率，透過損耗估算和波形觀測兩方面來判斷是優先考慮BJT的簡潔性，還是優先考慮MOSFET的效率。

改用MOSFET在損耗和效率方面更有益處。但由於需要閘極驅動電路，因此電路結構和元件數量會增加。具體要根據設計需求，權衡NPN電晶體的簡單性與MOSFET的高效性來做選擇。從電源線路的開／關控制角度看，建議同時參考“負載開關”的相關講解。如果還是無法作出判斷，則在原型階段對兩種方式分別進行測試，並根據實測結果進行判斷。

低側開關電路設計總結（設計步驟回顧與下一步行動）

低側開關是利用微控制器驅動繼電器、電磁閥等負載時的基本配置。本文從要求規格整理、電晶體選用、基極電阻計算、飽和動作確認、電感性負載保護電路到實際設備驗證，全面介紹了設計所需的一系列步驟。

設計中尤為重要的是確保電晶體可靠飽和以抑制損耗和發熱，以及保護電路免受電感性負載反電動勢的影響。在基極驅動方面，不要過度依賴h_FE(min)，應將β_forced設定在10～20左右，使I_B留有餘裕量，並與技術規格書中的V_CE(sat)測量條件進行對照，驗證其合理性。在保護電路方面，在滿足續流二極體的極性與額定值要求的前提下，根據釋放時間及EMI需求，選擇使用齊納二極體串聯或RC緩衝電路。

設計確定後，需在實際設備上測量V_BE、I_C、V_CE(sat)，以確認是否與理論計算的結果一致。如果實測值符合預期，那麼電路就很可能在按預期工作。當對電流或效率要求較高，或需要多通道驅動時，也可以考慮改用電晶體陣列或MOSFET。進入量產前，如果將包括最差條件（溫度、電壓、負載波動）下的工作確認在內的各項步驟都審查好，就能大幅減少後續工序的重做。

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